150M时钟下的一拍两个数据转换到同一时钟域300M时钟下一拍一个数据的问题

如果是Xilinx FPGA，就调用ODDR模块

用fifo

不需要特殊处理，需要注意RTL的写法，毕竟没有延迟信息，可能会造成前仿和后仿不一致

使用fifo会可靠些。如果在asic中，对时序收敛会简单些！

    小编说的是芯片内部的吧。
    这两个时钟是相关的，因此在约束文件内说清楚就行了吧。