请教一个关于synplify综合约束的问题？
时间：10-02
整理：3721RD
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XD我正在利用FPGA做设计的验证，用到synplify primer进行设计的综合(初次使用)，现发现这样一个问题，请大家帮着分析一下：
我的设计中有两个时钟，flash工作在低频10M（不变），系统控制逻辑的频率可选，分别为30M， 20M，10M（通过配置寄存器来进行选择）。而系统外部输入的时钟CLK_IN为30M，另外两种频率的时钟由30M的时钟分频得到的 CLK_div1_5，CLK_div3，三种时钟经选择之后产生的时钟名为clk_cpu。因为是在FPGA上验证，估计速度会比较慢，因此我只想验证两个时钟都是10M的情况。在约束文件中设置CLK_IN的频率为30M，对clk_cpu加入约束10M（希望可以实现DC中的set_case_analyse的效果）。但综合结果报出的SLACK是根据clk_cpu工作在30M的时钟频率下的路径延时。看情况是我对clk_cpu所作的10M约束没起作用啊，请有经验的大侠们帮着指点下，先谢啦
我的设计中有两个时钟，flash工作在低频10M（不变），系统控制逻辑的频率可选，分别为30M， 20M，10M（通过配置寄存器来进行选择）。而系统外部输入的时钟CLK_IN为30M，另外两种频率的时钟由30M的时钟分频得到的 CLK_div1_5，CLK_div3，三种时钟经选择之后产生的时钟名为clk_cpu。因为是在FPGA上验证，估计速度会比较慢，因此我只想验证两个时钟都是10M的情况。在约束文件中设置CLK_IN的频率为30M，对clk_cpu加入约束10M（希望可以实现DC中的set_case_analyse的效果）。但综合结果报出的SLACK是根据clk_cpu工作在30M的时钟频率下的路径延时。看情况是我对clk_cpu所作的10M约束没起作用啊，请有经验的大侠们帮着指点下，先谢啦
我好像也有这种问题
友情帮顶
一般情况下
报告里应该有对每一个时钟域的分析
你可以好好找找，几个时钟域的分析应该是在一起的
坐等讨论
谢谢四楼的回复。确实各个时钟域的情况分析都有，但是这样在做优化时总是优先时钟频率最高的情况，但目前的高频还无法满足时序要求，现在我暂时只想验证低频10M工作的情况，这样会导致每次的综合工具为了满足30M的时序要求，每次综合的结果会存在一定的差异，有时会产生一些不必要的毛刺，使设计结果出现错误，而下次综合时这个问题却可能不会重新出现。这样我为了验证低频的工作情况，难道只有修改代码了?
关注的人多，回复的人少，自己顶一下，哈哈，有经验的同志出来冒泡，大家讨论一下
类似的问题，求解啊！
mark.........