DC综合时，SPI的SDO和SCLK之间要加约束吗？

时间：10-02 整理：3721RD 点击：

SPI Master模块，SCLK和SDO都是采用系统时钟同步的输出，对系统时钟而言都是数据通路。SCLK是系统时钟的N分频，N可由软件配置。
现在想请教一下，综合时SDO需要再加上与SCLK时钟之间的约束吗?
因为有些slave是直接用SCLK作slave模块时钟的，不加的话怕无法保证SDO与SCLK之间的setup/hold时间。
但由于SCLK频率是可配置的，不太清楚DC该怎么约束，想请教一下。

最近在学习DC，也有SPI模块，以前的SPI模块也是你这种方式，SCLK和SDO的时序是用不同的主频周期数保证的吧，DC约束我觉着管不了这个～～

SCLK是系统时钟分频得到的，那么就create_generated_clock来定义这个SCLK，频率用分频的最高的频率。
定义了SCLK，那slave模块里的SCLK group的路径都会进行分析，时序报告里是可以看到SDO与SCLK的种种的。

明白了，谢谢你的回复

弱弱的问句:什么是DC

就是design compiler。Synopsys公司的ASIC综合工具。

学习了~

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