ISE error pack：679 求助！急

各位大神好！
我在用ISE 下载程序到FPGA上时，在implementation design的时候出现了pack：679的错误，说是unable to obey design constraints，检查时并没有发现管脚分配错误。请问可能是什么原因?design constraints 一般都有些什么限制啊?恳请各位帮忙，谢谢啦！

应该有更为具体的提示吧?constraint主要包含管脚约束、时序约束、位置约束、布线约束(几乎没用过)

不懂，帮顶。

最好描述更详细，pack error一般的应该是管脚绑定有问题，如果不是，看看是不是管脚的时序约束太快了什么的。