verilog 敏感列表

问一下为什么这敏感列表会出错
always @ (posedge clk or posedge r0 or posedge r9 or posedge r1)
是不是敏感列表只能出现两个边沿触发啊?

敏感列表没有问题，看看是不是其他地方问题

不要用这么多的异步
你这样综合器都不知道你想要什么样的触发器了
时序逻辑边沿触发撑死3个，时钟，异步置位，异步复位。
推荐两个足以，时钟，异步复位。
如果非要很多，只能说明一点：你的设计有问题。

支持楼上的，正解。

sp 3#

敏感变量撑死3个，恩，就是。否则就吃不消了～～～

敏感列表里出现的变量是不是只能在一个if里出现啊
比如always @ (posedge clk ,posedge r1 ,posedge r9)
if(r1)
else if(r9)
而不能进行以下操作 if (r1 && r9)

楼上的，你写CODE的时候你一定要先在脑子里有基本的电路图，不然你都不知道你写的代码是啥电路，你怎么搞?敏感列表你也要看你的always块描述的组合还是时序电路啊

你的敏感列表语法没有问题，就是综合出来不知道是什么玩意了

的确需要明确：verilog是硬件描述语言，不是硬件设计语言，真正的设计是自己做的。所以，先想好要实现什么样的电路吧，然后再写verilog

3楼正解 一般最多3个~

硬件描述语言，不是硬件设计语言——虽然我还是菜鸟，但是我觉得这句话很重要。