请教一个VCS功能仿真时序采样的问题
时间：10-02
整理：3721RD
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一个同步设计，
用VCS进行功能仿真，发现个别信号采样的是时钟上升沿之前0-时刻的值（不符合预期），大部分信号采样的是时钟上升沿之后0+时刻的值（符合预期）。是设计有问题吗?还是需要设置VCS的什么选项吗?
另外，是内部寄存器，不能通过加接口时延来解决，rtl内加时延感觉也不是个事儿。
TB中给模块的激励信号不要和时钟对齐。或者tb中的赋值用触发器的方式赋值
这个可以解决接口寄存器的问题，不能解决内部寄存器的问题啊