FPGA问题咨询
时间：10-02
整理：3721RD
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在FPGA中，有diffclkP/N管脚，本来是要接差分对时钟的，但是如果我分别接了两个单端的时钟输入到P和N管脚上会有什么问题么?
没有问题，相当于两个输入时钟。在管脚约束的时候，不定义clk为差分就可以了。
要注意这两个时钟源的相位问题，如果是严格的相差180，且最好来源于同一个时钟产生器，要不然就直接单端输入好了，差分不是必须项。
谢谢，这个问题我也问过技术支持，他给的回复是可以作为普通IO用，但是最好只用P或者N端，因为可能PN端会相互干扰，不建议同时把PN端都当做普通IO。
单端输入的话只能P端输入，N端是不能当成时钟单独输入的。
N端不可以单独输入时钟吗?但我看后边标注的是CLK1 CLK2 CLK3并没有P和N的区分。
N端好像不行吧