quartus SDC中PLL的时钟约束，为什么有的是pll1，有的是pll
时间：10-02
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各位大牛，请假一个关于quartus SDC约束的问题：
在create_generated_clock的的时候，对PLL输出时钟进行约束，为什么有的是：altpll_component|auto_generated|pll1|clk[0]?
有的则是：altpll_component|auto_generated|pll|clk[0]?
也就是为什么有的是pll1，有的是pll?
谢谢各位！
在create_generated_clock的的时候，对PLL输出时钟进行约束，为什么有的是：altpll_component|auto_generated|pll1|clk[0]?
有的则是：altpll_component|auto_generated|pll|clk[0]?
也就是为什么有的是pll1，有的是pll?
谢谢各位！
只有PLL的话，我想问：是怎么区分我现在的0端口是哪个PLL出来的。
根据你RTL的hierarchy就可以找到是哪个PLL啦.