DC综合时loop该如何约束？

要看是什么loop，若loop无dff，要反馈给设计检查是否无害。若有dff，也不用特别约束，工具为了分析timing，会将其从某个点切断去分析

谢谢，loop的输出端是到dff的D端的，可是loop的input端有一个是clk，也不需要去关注吗?那么在PR的时候呢，需要定义为false path吗?

能发个图描述一下loop的电路结构吗