关于 算法仿真 和 用Verilog实现 的若干问题，只求打开一扇门

1，我是用C做算法仿真还是用C++呢?C的话是不是现在已经有综合工具支持（Vivado）直接综合成网表?就是说，是不是所有的函数都是我自己写，而不是调用C++库的话，综合工具就可以综合了?
2，假设我已经做好了算法仿真，获得了几个节点的数据（比如说，模块A的输入数据和输出数据，模块B的输入数据和输出数据），那么这种仿真的意义仅仅在于产生Verilog的测试向量吗?（就是 比如说，我通过VS2010 运行了我的软件，然后产生一个 .txt的测试文档，当然，里面的内容就是类似于 DATA=1;#10 DATA=2.....）然后我就能把这些测试向量复制黏贴到我的.v文件中，然后进行功能仿真，然后把结果和软件的运行结果对照，。像这个流程吗?
（人家问我进行软件仿真了吗?我都回答不上来）