Xilinx ISE 仿真出错“Non-net variable cannot be connected to inout port fdata”
时间：10-02
整理：3721RD
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我的设计里面有端口是fdata(15:0)为 inout 类型:inout [15:0]fdata;
有这些地方用到了fdata:
reg [16:0] data_out1;
assign fdata[15:0] = data_out1[15:0];
当我编写verilog test程序时会自动生成这个语句：
// Bidirs
wire [15:0] fdata;
我若修改成reg 类型会报错:“Non-net variable cannot be connected to inout port fdata”
reg [15:0] fdata;
always @(posedge clk)
begin #10 fdata = fdata + 2; end
请高手指导怎么改?
有这些地方用到了fdata:
reg [16:0] data_out1;
assign fdata[15:0] = data_out1[15:0];
当我编写verilog test程序时会自动生成这个语句：
// Bidirs
wire [15:0] fdata;
我若修改成reg 类型会报错:“Non-net variable cannot be connected to inout port fdata”
reg [15:0] fdata;
always @(posedge clk)
begin #10 fdata = fdata + 2; end
请高手指导怎么改?
解决了，结贴