求大神，给讲解一下，这个问题

1. `timescale 1ns/1ns
   
2. module alu ( alu_out, zero, data, accum, alu_ena, opcode, clk );
   
3. output[ 7 : 0 ] alu_out;
   
4. output zero;
   
5. input[ 7 : 0 ] data, accum;
   
6. input[ 2 : 0 ] opcode;
   
7. input alu_ena, clk;
   
8. reg[ 7 : 0 ] alu_out;
   
9. 
   
10. parameter
    
11.       HLT = 3`b000,
    
12.       SKZ = 3`b001,
    
13.       ADD = 3`b010,
    
14.       ANDD = 3`b011,
    
15.       XORR = 3`b100,
    
16.       LDA = 3`b101,
    
17.       STO = 3`b110,
    
18.       JMP = 3`b111;
    
19. assign
    
20.    zero = ！ accum;
    
21. always @ ( posedge clk )
    
22.     if ( alu_ena )
    
23.     begin
    
24.     casex ( opcode )
    
25.      HLT :
    
26.       alu_out <= accum;
    
27.      SKZ :
    
28.       alu_out <= accum;
    
29.     ADD :
    
30.      alu_out <= data + accum;
    
31.     ANDD:
    
32.       alu_out <= data && accum;
    
33.     XORR :
    
34.        alu_out <= data ^ accum;
    
35.     LDA :
    
36.        alu_out <= data;
    
37.     STO :
    
38.       alu_out <= accum;
    
39.     JMP :
    
40.       alu_out <= accum;
    
41.      default :
    
42.       alu_out <= 8`bxxxx_xxxx;
    
43.     endcase
    
44.    end
    
45. endmodule

Zero=！accum....这样写不对吧。去反用～吧