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奇数分频时钟作为时钟源

时间:10-02 整理:3721RD 点击:



请教高人,
如图div_3是source_clk的三分频,占空比50%,通过或门输出。同时div_3又是后面分频时钟div_2的source clock。想问一下这种情况下,div_3该怎么约束

这样做时钟不好吧

如果是将这个3分频信号作为时钟的话,不如考虑一个占空比为1/3的方波作为使能信号。

楼上说得对,组合逻辑产生的时钟,有毛刺的风险

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