微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > ISE如何进行自底向上(Bottom-UP)的综合

ISE如何进行自底向上(Bottom-UP)的综合

时间:10-02 整理:3721RD 点击:
我正在设计一个有多层次的TopDesign,会用到很多乘法器。
目前有两种乘法器选项: MUL_1 和 MUL_2
单个综合乘法器时, 发现 MUL_1 比 MUL_2 更耗费Slice资源, 这符合原本的设计目标。
但是,整个综合TopDesign时竟然反过来了,用了MUL_1的 TopDesign 用的slice 资源 竟然比 用了MUL_2的 TopDesign的要少。
虽然很不清楚为什么,但我猜想可能是乘法器被flatten掉了。
请问如何做 Bottom-UP 的综合呢? 就是乘法器综合后不准变了,然后再在ToDesign里调用。



    我在综合属性里把 keep hierarchy 设置为 yes, 结果似乎仍然不对。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top