V5 PCIe endpoint block plus 仿真问题

大家好，小弟目前正在做PCIe接口数据通信问题，请问做过的大侠给予一点帮助：
1.用core generator生成PCIE核以后，如何对PCIE核进行仿真?手册中有写到用modelsim进行仿真，但只有一行命令，不知怎么下手?
2. 用核生成的文件中有一个PIO的例子，如何对改例程进行仿真?

比较复杂，看来还差很多呀。本团队有人做PCI-E，已经搞定。

生成的CORE的目录中中附有仿真实例，添加相关的库就可以了。实在不行把FAE找来。

    能取取经吗?介绍介绍经验呗

可以在ISE自带的仿真器下仿真，不过速度回比较慢。

    不要用modelsim了，用这个还要编译很多东西，很与可能出错，如果用自带的ISE仿真，顶层文件是 board， 直接仿真board就可以了，同时 也可以修改testbench。

    用ISE在建立工程的时候就出现了很多错误，有一个common file.v打不开，请问大侠是怎么回事?

把BOARD当顶层 下面应该有EP 和 RP两端 EP用的参考设计 RP模拟ROOT的模型
COMMON FILE应该是include的文件 会自动加入的吧 看看手册相关仿真的章节 注意仿真路径的设置就行了

那个PIO的代码下载进板子能识别出PCIE 的 id 号吗?

求回复啊，可不可以直接用PIO的例程
?

这个看过了

   可以的

   可以用这个历程

求回复啊，可不可以直接用PIO的例程