fpga面试问题求助
2：fpga为什么要进行时序约束，比如一个约束时钟是100M，有可能120M也能运行，问的是为什么约束成100M。
这个不是很懂的啊
希望有人可以帮到你啊
个人浅见
1. 源同步个人感觉是针对输入数据和时钟的同步关系而言，系统同步是FPGA内部的逻辑同步关系
2. 如果100M的约束可以满足系统的运行要求，就没有必要设定更高的约束，这样只会增加布线和布局的难度，可能对其他逻辑产生不好的影响。
系统同步：两片IC之间进行通信时，使用一个共用时钟，用于数据发送和接收。
源同步：两个IC间进行通信时，发送IC生成一个伴随发送数据的时钟信号。接收IC利用该转
发时钟进行数据接收。
转发时钟：转发时钟（cf）或时钟转发是用于源同步的另一个技术术语。
不考虑时钟布线带来的skew， 应用到整个系统中的时钟，就是系统时钟
与数据同时传输，在近似同等条件下传输到接收端的 时钟 就是源同步时钟，ddr 就是源同步
看Timme的1066 DDR phy设计那个帖子， Timme就应用了源同步的原理 进行设计的
学习了
感觉有道理，学习了
学习了
学习啦！
源同步的文章挺多，不懂什么是系统同步。
时序约束是必要条件，不是充分条件啦，系统设计成功后，你可以观察一下最长回路，重新设定一下约束。
学习了
源同步，源指的是时钟源，如果接受方用发送方的时钟进行数据接收，就是源同步，这个在很多中高速设计中运用。
系统同步是什么，不知道，但估计是个无关紧要的概念，做了只是不知道而已。
约束的时钟频率越高，布线难度越大，还可能给其它模块带来时序问题。
1. 采用时钟的源头不同：源同步是使用上游时钟（Driver）；系统同步是使用自身时钟（异步设计）
2. 为了保证时序电路设计能够正常工作，就必要定义时钟（最低工作频率是为了Setup Checking）
学习了，虽然还不是太懂。
good lesson