数字IC设计有没有必要学systemverilog验证设计
时间：10-02
整理：3721RD
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菜鸟刚入职，请问各位大虾。
verilog sv都行，sv在写测试平台时比较方便。,找好一个方向就行了，硬件语言只是辅助工具。
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学习了。、。