verilog模块设计

锁存，再连续输出

   你这个问题与9输入的那个不同，如果是同时到达，就好办多了，完全是同步电路，有clk。将数据标志按照一个优先级顺序进行应答，输出数就可以了，非常基本的电路设计。

    关键是。标志信号只有一个时钟有效，且跟后面程序没有关系，也就是说根本没有什么请求失败后，又重新请求的可能。当我使用优先级后，给予其中一个应答，另外两个信号已经没有请求信号了

   标志信号可以理解为请求信号。我其实已经迷惑了。之前你说所有的标志信号的到来时间是不确定的。这里又说是一个clk，然后标志信号就没了。几点疑问似乎需要讲清楚：（1）标志信号是否是异步信号，还是同步信号。同步信号就没有到来时间不确定的问题，都是在clk沿到来
（2）为什么如果选择传输了其中一个，其他的标志信号就会消失，分明你没有给予任何应答。相当于一个银行服务多个客户，其他客户还没有服务，为什么会消失
（3）假设所有的标志信号都是脉冲信号，不管响应不响应，大家一个clk后都会消失，即使不应答，那就就得将其锁存起来。每当服务完一个，触发下一个flip flop

    谢谢你啊，好厉害啊你，我都没说清楚，你说的比我还清楚，我现在的情况就是第三种情况，但是不知道怎么锁存。所以我昨天在改程序，改成需要应答才会消失标志信号的情况