新手求助，可赋初值4位加法器，写了testbench，好像一直没有运行里面的initial

我写了一个test bench来测试一个4-bit 加法器。 加法器里有一个输出使能控制信号，该信号为低时可输出技术，否则输出Z。在test bench里已经对该使能信号做了控制，可是波形里始终是无效的。求大神帮忙啊！感激不尽！
testbench代码

1. `timescale 1ns / 100ps
   
2. module count16_tb  ;
   
3. 
   
4. 
   
5.   reg    oe_1   ;
   
6.   reg    load_1   ;
   
7.   reg    rst_1   ;
   
8.   reg    clk   ;
   
9.   reg   [3:0] cnt_in   ;
   
10.   reg    enable_1   ;
    
11.   
    
12.   //Outputs from the Device Under Test are wire type
    
13.   wire  [3:0]  count   ;
    
14.   wire  [3:0]  count_tri   ;
    
15.   
    
16.   
    
17.   
    
18.   //Initial blocks are sequenctial and start at time 0
    
19.   initial
    
20.   begin
    
21.     $display($time,"<<Starting the simulation>>");
    
22.     clk=1'b0;
    
23.     rst_1=1'b0;
    
24.     load_1=1'b1;
    
25.     enable_1=1'b1;
    
26.     cnt_in=4'b0;
    
27.     oe_1=1'b0;
    
28.     #20 rst_1=1'b1;
    
29.     $display($time,"<<Coming out of reset>>");
    
30.    
    
31.     @(negedge clk);
    
32.     //load passed initial value to the counter.
    
33.     load_counter(4'hA);
    
34.     @(negedge clk);
    
35.    
    
36.     $display($time,"<<Turning ON the count enable>>");
    
37.     enable_1<=1'b0;
    
38.    
    
39.     wait(count==4'b0001);
    
40.     $display($time,"<<count=%d-Turning OFF the count enable>>",count);
    
41.     enable_1=1'b1;
    
42.     #40;
    
43.     $display($time,"<<Turning OFF the OE>>");
    
44.     oe_1=1'b1;
    
45.    
    
46.     #20;
    
47.     $display($time,"<<Simulation Complete>>");
    
48.     $stop;
    
49.         
    
50.    
    
51.   end
    
52.   
    
53.   
    
54.   
    
55.   
    
56.   
    
57.   //Instantiate the Device Under Test
    
58.   count16  
    
59.    DUT  (
    
60.        .oe_1 (oe_1 ) ,
    
61.       .load_1 (load_1 ) ,
    
62.       .rst_1 (rst_1 ) ,
    
63.       .count (count ) ,
    
64.       .clk (clk ) ,
    
65.       .cnt_in (cnt_in ) ,
    
66.       .enable_1 (enable_1 ) ,
    
67.       .count_tri (count_tri ) );
    
68.   //Create a 50Mhz clock.
    
69.   always
    
70. 
    
71.   #10 clk=~clk;
    
72.   
    
73.   
    
74.   
    
75. 
    
76. 
    
77.   //The load_count task loads the counter with the value passed.
    
78.   task load_counter;
    
79.   input [3:0] load_value;
    
80.   begin
    
81.     @(negedge clk);
    
82.     load_1<=1'b0;
    
83.     cnt_in=load_value;
    
84.     @(negedge clk);
    
85.     load_1=1'b1;
    
86.   end
    
87. endtask
    
88. endmodule

复制代码

下面是计数器的代码

1. `timescale 1ns/100ps
   
2. module count16(count,count_tri,clk,rst_1,load_1,enable_1,cnt_in,oe_1);
   
3. output [3:0] count;
   
4. output [3:0]count_tri;//tri_state buffers
   
5. input clk;
   
6. input rst_1;
   
7. input load_1;
   
8. input enable_1;
   
9. input [3:0] cnt_in;
   
10. input oe_1;
    
11. 
    
12. reg [3:0] count;         
    
13. assign count_tri=(！oe_1) ? count : 4'bZZZZ;
    
14. 
    
15. always @ (posedge clk or negedge rst_1)
    
16. begin
    
17. 
    
18.   if(！rst_1)
    
19.   begin
    
20.     count<=#1 4'b0000;
    
21.   end                                          
    
22.   else if(！load_1)                                           begin         count<=#1 4'b1010;
    
23.   end                                       
    
24.   else if(！enable_1) //enable_1 is the enable signal of counting.
    
25.   begin
    
26.     count<=#1 count+1;
    
27.   end                                       
    
28. end
    
29. 
    
30. endmodule
    
31.          
    
32.   
    
33.          

复制代码

为什么单步调试就可以正常，直接run all就不行呢?

波形的最小精度可以放大些，现在才1000ps，也就半个clk，怎么看
clk都没显现出来
也可以看看printf信息

确定你testbench中的 $stop这个函数的时间位置是正确的嘛，在我用VCS仿真的时候，执行./simv时，vcs告诉我仿真停止在 $stop这一行，你可以查一下你的仿真时间的长度是否够。我是注释掉 $stop这个函数仿真可以看到波形，没有问题。

先把 oe_1 = 1 注释掉，再看看

是不是仿真时间太短。clk才刚到第一个上升沿

   确实是波形精度的问题，其实已经正常仿真了，只是我的时间范围没有调好，谢谢你！也谢谢各位高手的回答。

不错