FPGA引脚分配导致下载bit文件失败

型号：xilinx virtex II FPGA
开发软件：ise10.1
潜在问题：FPGA硬件虚焊、FPGA引脚短路等
问题描述：利用ise10.1成功生成bit文件，下载，提示编程失败。更改ucf文件，逐个屏蔽ucf中引脚分配。发现FPGA的某些IO在ucf中不分配，编程能够成功（将不分配的引脚信号在模块内更改为内部变量，防止随机分配导致不可预料的结果）。
结果：某些FPGA IO分配导致编程失败。
其中某些导致变成失败的IO如果赋值为常数，或者高阻态，bit文件能够成功下载，其他则不能。
分析：IO赋值为常数和高阻态，IO将被拉低/高，或者高阻悬空。这将不参与内部逻辑的连线。
疑虑：硬件什么问题能够引起FPGA的编程失败。
望赐教，不胜感激！

I/O引脚有默认的电平，不能随意改动。比如有的引脚必须接高电平，信号分配的时候却给它分配了一个低电平的量。可以把某些有影响的强制加为高电平

    问题已找到，疏忽了板子供电线缆线阻较大导致，内核电压单独供电。
由于设计利用了较多的IO（大于90%），导致工作电流很大（3A以上），供电线缆300毫欧，导致在bit文件下载工作后，3A的电流导致线缆0.9V的压降，内核电压降低为0.9V，导致FPGA工作电压不够，而罢工。