formality报too complex怎么解决

如题，formality进行rtl和综合后的netlist的对比，已加载svf文件，用的synopsys_auto_setup。
结果没有fail的点，但有几个点说是too complex，所以aborted。
请教这种情况该怎么处理?

你可以先确认下你的逻辑里面有没有异步时序和组合环路，如果存在的话，基本上肯定会出现这种问题

   不存在异步时序和组合电路环。不过为了做全局的clock gating，确实时钟分了很多路，但所有时钟都是同源的。这个有影响吗?还有，整个电路是做算法的，乘、加、比较器比较多，会有影响吗?