请教，写tb时怎么把某个内部信号写到txt文档里面去？

大家好：
         我现在遇到一个问题，有个FPGA小工程，现在需要这个工程内部模块的某个信号，而不是顶层端口的信号，写个一个txt文档里面，然后用matlab进行运算，最后把matlab的计算结果和这个工程的顶层端口输出进行比较。
         我知道怎么把顶层端口的信号通过tb写到txt文档中，但是我不明白怎么样能够把内部模块的信号引到tb里面，然后写到txt文档中，所以请教下大家，希望大家能帮忙解答下。
         谢谢啦！

是用verilog写的吗?如果是verilog，可以用“.”指明信号的模块层次来引用(VHDL我不熟)。
例如：你的设计里面有三个模块，分别是tb，a，b，层次关系是 tb/a/b(即a包含b，tb包含a），你要在tb引用b的一个信号xx，那么在顶层这样引用xx：
tb.a.b.xx

之前写VHDL程序时，仿真时有过这样的想法，但好像不能这样做。最终还是把子模块的信号作为顶层信号。vhdl中好像不能这样做吧。

十分感谢，您说的这个方法可行，您能不能推荐一些专门讲如果做仿真的书呀，现在越来越觉得自己在这块的水平严重不足。
PS：给我这种水平的新人再多说句，cyqtomb兄提到的方法里，a应该用其在tb里面的例化名

我看你对验证的知识有欠缺，在论坛搜搜验证，应该能找到一些资料的。我也是小菜鸟，就不推荐什么书啦。

You may be used the "$fdisplay, $fwrite or $fwriteh". The syntax you can used the google to find out more detail.

    谢谢，几乎没有接触过验证这块

    请教一下啊，我工程文件用的是VHDL，但是测试模块用的是Verilog，这个怎么把VHDL中的信号通过Verilog学到Txt文档中啊?

You may be written the verilog sub module connect to the target signals.

仿真时可以输出中间信号到波形……但是还真没有输出中间信号到文件……

Ok, good