D触发器进入亚稳态后输出多久可以恢复到稳定状态？

在D触发器进入亚稳态后，其多久能够恢复到正常状态我一直都没有弄清楚，请大牛指点。
问题：
      若D触发器已经进入了亚稳态，如果此时给D触发器正常的时钟信号那么在下个时钟到来时，如果输入信号满足建立保持时间，输出应该会稳定在相应的状态；但如果在D触发器进入亚稳态后时钟被关断了，那么多久D触发器可以回到稳定状态呢?会不会有一直震荡的情况呢?

肯定会回到0或1的稳态，不会一直震荡。
需要多久的话和工艺有关，没有定数，但肯定远远比0->1、1->0的翻转时间要长。

有意思

这个是不定的，达到稳态时间越长的概率越小。

The filp-flop transition time is dominate by the standard cell library.
You don't worry about  it and the cell transition time base on the manufacture process.
The STA will be check the timing of the design dose meet or violate the timing constraint.

十分感谢各位的解答，解决了我存在已久的疑惑，handshake。

    看了5楼的回答后，我还有一个疑问：如果是跨时钟域的同步器（如用两个filp-flop实现）也可以用STA检查吗?这个STA可以做吗?

   The signal across the different clock domain that is the designer guaranty the signal must be correctly sample by the target clock. The STA can't check the signal across the different clock domain.