重复给一个reg变量赋相同的值，输出会不会有毛刺

1. always @ (posedge CLK or negedge RSTn)
   
2.                 if(Count == 10'd1023) rC <= 1'b0;
   
3.                 else rC <= 1'b1;

不会。
逻辑内部同步时序设计，满足setup/hold时序要求就一定不会 。

   嗯，谢谢