用verilog实现下面时序

上图每个VSMP信号后延迟16.5个时钟会输出该VSMP对应的RA,RB,GA,GB,BA,BB,怎样用verilog编程实现在VSMP过后16.5个clk后，准确的把
OP[7:0]写入RAM呢，大家帮我指导指导吧

从波形图上看，其实就是第17个时钟周期采样数据就对了。这样看简单多了吧。数数字呗。