SP6下在PCIE的DMA的testbench

时间：10-02 整理：3721RD 点击：

由于xilinx的testbech只提供了PIO的testbench，这在实际使用中不太适合，所以就稍加修改，适合DMA的方式，以下是修改的关键部分
1 ：熟悉TLP包，包括发送，接受，消息，配置包
2 ：熟悉TYPE0和TYPE1包的不同，需要设置这两个type
3 ：同时在type0 和type1中要设置中断寄存器，这样就可以使用中断了
4 ：对于tsk——3dw的函数中，关于for的语句，需要加个延迟，否则读出来的都是最后的数据。

12321232

上一篇：时序仿真中怎么看内部信号？
下一篇：代码覆盖率测试

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器