时序仿真中怎么看内部信号？

版上各位大牛们好，有问题请教大家，望大家不吝赐教！
testbench里面要使用到例化模块的输出信号，功能仿真的时候可以使用xx_inst.xx_sig来调用，但place&route后这些信号名称全都改变，而且模块的层次信息也都没有了，在modelsim里面做时序后仿真的时候，Modelsim就不认xx_inst.xx_sig的调用方法，请问我怎么能在时序后仿真中使用这些例化模块的信号呢?
想排除直接把例化信号拉到顶层的做法。

做个dummy wire。

你可以这样，打开ROUTE之后的结果，我不知道你用什么工具，在ISE里是FPGA Editor，用关键字可以查到你想看的NET真实名称，然后把它加到modelsim的***_wave.fdo文件中去就行了，打开modelsim时就自动加载了。比如你想看fpga_top/u1/u2下的a信号，就写
add wave {sim:/tb_top/fpga_top/\u1/u2/a}
其中tb_top是测试激励，fpgb_top是顶层模块名，u1/u2为例化的模块，注意顶层和u1之间有个“\”，如果modelsim找不到这个信号，可能还会和modelsim.ini的优化选项设置有关，具体记不清了，网上查一下报的那个错误就找到了。