dc综合后网表仿真，结果出错，求大神们指教。

最近总是出现网表仿真结果错误啊，跟rtl代码完全两样，但formality却是过的，什么原因呢?
第一次玩dc，所以很多东西都不懂，请大神们指教。
vcs 编译选项已经加了+nospecify +notimingcheck了，加不加没什么区别。
另外网表编译的时候，vcs提示网表中模块例化是少了端口连接，这是怎么回事呢?
ps： DC版本为2011
VCS版本为2013 vcs-mx, vcs2009版本也仿过，一样错。

+nospecify一般我不用，但我会加+delay_mode_distributed，你可以试试。
再不行就硬来，对比RTL和网表的波形，找到不一致的来源。

    现在仿真倒一致了，但反标从波形图上压根没发现时延....整晕了，肯定没加+nospecify +notimingcheck之类的。

应该是没有加这些参数而引起的。我习惯用ncverilog，反标后还需要增加负延时的支持。

dc后的仿真不反标sdf的。
因为dc不修hold时序，反标的sdf非但不准，还可能因为hold时序违例跑飞掉。
+delay_mode_distributed就是为了去除一切反标时序。