关于verilog读取文件的一些代码问题。

1. module tb();
   
2. 
   
3. integer fp_r, fp_w, cnt;
   
4. reg [7:0] reg1;
   
5. 
   
6. initial begin
   
7. fp_r = $fopen("data_in.txt", "r");
   
8. fp_w = $fopen("data_out.txt", "w");
   
9.     while(！$feof(fp_r)) begin
   
10.         cnt = $fscanf(fp_r, "%d", reg1);
    
11.         $display("%d", reg1);
    
12.         $fwrite(fp_w, "%d\n", reg1);
    
13.     end
    
14. $fclose(fp_r);
    
15. $fclose(fp_w);
    
16. end
    
17. 
    
18. endmodule

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现在是，上面代码运行下来，data_out.txt会多输出一行。
即，如果data_in.txt内容是
10
20
30
那么，data_out.txt结果就是
10
20
30
30
求助各位高手，是什么问题?

feof函数不是IEEE Verilog标准自带的，没查到其出典，不好作出准确判断。
网上查了些资料，我的理解是：
fscanf如果没读到东西的话，不返回任何东西，reg1就保持不变。
但它会把读取的成功与否反映给feof。
也就是feof一定要紧跟着fscanf使用。如果feof为1，则这次fscanf结果无效，否则有效。要这么写。
feof函数不是IEEE Verilog标准自带的，没查到其出典，不好作出准确判断。
网上查了些资料，我的理解是：
fscanf如果没读到东西的话，不返回任何东西，reg1就保持不变。
但它会把读取的成功与否反映给feof。
也就是feof一定要紧跟着fscanf使用。如果feof为1，则这次fscanf结果无效，否则有效。要这么写。

1. reg eof;
   
2. 
   
3. initial begin
   
4. eof=1'b0;
   
5. while (！eof)
   
6. begin
   
7.     cnt=$fscanf(fp_r,"%d",reg1);
   
8.     if (！$feof(fp_r))
   
9.     begin .... end
   
10.     else
    
11.         eof=1'b1;
    
12. end

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