时钟输入选择pll

不知道可不可以这样弄：外面有二个相同频率不同源的时钟输入到fpga，然后内部通过我的逻辑选择将哪一个时钟输入给pll倍频分频，不知道这样可不可以。有下面错误提示，不知道能不能解决实现。ERRORhysDesignRules:1452 - Unsupported PLL_ADV configuration. The signal clksel on the CLKIN1 pin of PLL_ADV comp u_pll/pll_base_inst/PLL_ADV is not driven by an IOB, BUFIO2, BUFIO2_2CLK, BUFG, BUFGCTRL, or DCM and routing for this connectivity is not available.

两个时钟用BUFGMUX做选择，BUFGMUX输出的时钟再接到PLL上，理论上是可行的。
需要仔细看看你所接的时钟引脚是不是能够接到一个BUFGMUX上

    以上评论一字值千金！受教了！原来内部有很多有用的东西不会用！

学习了

謝謝！