例化模块的时候，模块的输入端和输出端是不是只能接wire型的变量？

这个看你的代码是怎么设计的了， 输出定义为wire, 输入信号如果只是模块之间的连线那就定义成wire， 如果中间你用时钟信号采样的话， 那就定义成reg。

不懂你的意思，输入是什么你又不知道，模块输出一般都是reg输出，这样做容易分析timing吧。sv不是都用logic了吗

   我的意思是在例化的时候语法上的限制条件。比如有一个模块 A(input a,output b)
例化的时候 A  fdff(.a(XXXX),.b(VVVV))XXXX和VVVV的类型有没有限制

没有限制，寄存器类型也没问题。