110nm工艺100MHz时钟，36比特加法器的设计、综合

自己搞定了。还是有地方设得不对。应该跑到200MHz都没问题的。谢谢关注。
一个36比特的加法器模块，纯组合电路，是直接assign o=a+b这么写的。
现在发现，跑110nm工艺100MHz的综合时序过不了，怎么都差了1.15ns左右。
综合用的compile_ultra，已经加了-timing选项。
想请教的是：
1)RTL这样直接assign让dc去优化的风格妥当吗?还是有什么别的更好的风格?比如直接调用库里的元件之类的
2)compile_ultra是不是已经会自动调用design_ware库，对加法器作最优化了?还有什么可以进一步优化的设置吗?
3)如果1个cycle无论如何都不可能完成的话，想请教一下大家的经验吧，100MHz时钟大概加法器最多做多少位宽?

能看出综合后的加法电路类型是串行相加还是超前进位么?

自己搞定了。还是设置上有不对的地方。
本来综合出的是串行的，所以不行。现在能综合出超前进位的了。
谢谢。

    通过什么设置可以修改综合的类型啊?

    根据时序的松紧，dc会自动选择的

   嗯。一般DC综合的效果 与自己用verilog写的再去综合 性能等方面区别大不?

学习下，THX！

不好意思，发错了！