关于signalTap的采样时钟的疑问

我没有阅读过Altera的文档，所以刚开始以为这个采样时钟要遵循香农定律。比如我的系统时钟为100M，要采集系统时钟和若干个信号状态，那么采样时钟就要大于200M。实际上，我在FPGA上使用了400M，然后使用SignalTap进行采样分析，效果不理想。
后来简单阅读了些文档，发现并没有提到采样定律。只是说，采样时钟可以为任意信号，建议最好为全局时钟。我就不明白这里的工作原理了。那就是说，采样时钟可以用100M的系统时钟。那么如果使用50M的全局时钟，和100M的衍生时钟，400M的衍生时钟，采样分析会有哪些不同呢?

还有就是工程中加入STP文件，常常对FPGA的正常工作产生影响。这又是为什么呢?

如果要看100MHz的时钟确实需要200MHz的采样率，但如果只是看100MHz时钟驱动的寄存器输出，那采样频率100MHz就可以了，因为经过了寄存器频率至少减半。
工作不正常是时序约束不完整或完全没有。

采样不理想原因不好说....很可能是楼上说的时序问题,或者时钟,尤其你这几百兆的频率了,出问题很正常
逻辑分析仪也是要占用资源的,必然会对设计部分的电路综合产生或多或少的影响,复杂到一定程度甚至资源不够用,综合失败

你把问题想复杂了?说的那个是不是用于模拟信号的?
对于数字信号，直接用被采样时钟域一个时钟是最省事的办法，还可以避免多采或少采。

   嗯，学习了。多谢，我去板子上再试试。

   再请教。1.在一个SignalTap的实例中，添加一个时钟域的多个信号，采样时钟就使用这个时钟域的时钟。如果将不同时钟域的信号混合在一个实例中，就会导致采样信号出现不稳定的现象?
2还有说一些信号，比如PLL输出的时钟，差分信号等，不适合用来做观察对象。这个说法，可有道理?

使用不同的时钟会对综合出来的结果产生不一样的影响吧，最好综合完后看下时序违逆

学习中