verilog中定义成寄存器的变量一定会综合成寄存器吗？

   不是的，而且你已经说了是组合逻辑。具体可查看IEEE verilog标准中关于reg数据类型的说明。

   想问一下关于verilog标准的事。现在的标准是不是2005啊?和之前的标准兼容吗?对于新的标准，我应该重点关注什么呢?（标准是不是把语法又讲了一遍?一般的verilog书上都有的吧?。）

You can reference the IEEE-1364. It is a standard of the verilog.

   额，有几百页，我只想看重点，怎么搞

不会的

    哪里不会就看哪 标准是用来查看的

   不会，你写的是 组合逻辑。

很多EDA软件，比如ISE，DC都有对应的综合手册，可以参考，页数不多。不要用奇怪的语句，也不存在奇怪的器件，这些都有约定俗成的标准写法。

不会的，