求助~~关于slice的问题

各位大虾下面是我的电路经过FPGA综合后的结果，我看到related slices的结果已经达到百分之百了啊，会不会对电路的实现有影响呢?我加入了更多的电路以后，related slice还是百分之百，但是总数会变多，这又是怎么回事呢?有没有办法设置一下，不用related slice的资源，而用unrelated slice的资源呢?
真心求教，多谢各位大神！

没有人知道么...

你用的芯片有8k个slice，而你只用了3k个slice，应该是没问题的。
至于什么是related logic，我也不知道

xilinx这个报告有点废话，就是说related全部是你的逻辑占用的，（3062个slice全部是和你逻辑相关的）你只需要关注occupied slice就行了，你那个是35%，当然没问题