谁有16*16乘法器的verilog 代码啊
时间：10-02
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试着用booth算法去做么总觉得有问题，想找一个参考参考，谢谢
[新手求助]谁有16*16乘法器的verilog 代码啊
module mult_16(X,Y,Result);
input [15:0] X,Y;
output [31:0] Result;
assign Result=X*Y
endmodule
新手,不知道对不
[新手求助]谁有16*16乘法器的verilog 代码啊
佩服楼上的。五体投地。
[新手求助]谁有16*16乘法器的verilog 代码啊
现在Verilog支持有符号数了
我用B-W算法编的程序在FPGA上试了
感觉和直接的赋值差不多消耗硬件
。
感觉就直接用* 吧 软件自己综合就好