关于formality的几个问题

用formality进行rtl和综合后网表进行比对，发现两个问题
1.没有匹配的点很多，reference多于implementation的
2.verify的时候报了很多错
请问这是为什么啊 如何修改?
ps：svf已经加了，另外设置忽略full case为false，不知道怎么办，请高手指点

这些具体的问题你要具体分析了。
constant有没有定义?库有没有加全?错误是什么?根据错误去查找问题。

好，谢谢！

    设置constant是什么意思?就是对那些被DC优化掉的常数寄存器做特殊处理吗?怎么设置?哪个命令?

     

set_case_analysis

具体问题具体分析，要看是什么错

如果出现很错误，一般是设置有问题。
认真检查log中的，waring。
确认所有的constant设置是否真确完备。
还有svf是否与网表版本对应?
如果读入多个svf，set_svf需要加上append项，否则新读入的svf会覆盖之前读入的。

同问
formality的时候，需要加set_case_analysis?

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