5. synplify综合错误：Port ‘m_clk’ on Chip drives PAD loads and non PAD loads

时间：10-02 整理：3721RD 点击：

我做一个时钟倍频的小code，顶层文件为top.v，方法是例化一个PLL，输入时钟m_clk，但通过synplify综合时，compile通过，但map时报错“Port ‘m_clk’ on Chip 'top' drives 1 PAD loads and 52 non PAD loads”，试过的方法有：1.pll前加DCM，还是有此错误。2.m_clk输入后加一个IBUFG，还是有此错误。请问大家有没有遇到过此问题，求助啊！

pll_clko my_pll(
                  .CLKIN1_IN(m_clk),
                  .RST_IN(rst),
                  .CLKOUT0_OUT(pll_clkout)
               );