关于verdi读取vhdl文件的问题！

我在终端的下输入 verdi -f run.f 来读取vhdl文件时出错，无法读取，但是先打开verdi后再在GUI界面下import design时读取run.f是能成功读取的，是不是run.f文件写得有问题呢?我的run.f文件内容如下：addr_generate.vhd
cnter.vhd
read_entity.vhd


这个模块就是调用这三个文件就够了。求解答！

需要先将vhdl文件编译到work lib，然后将verilog也编译进去，最后启动verdi。
命令行无法直接读取，verdi3不知是否有改善。

   恩?怎么还有verilog?

vhdl不能只接讀,要用vhdlcom

   verilog都可以啊，VHDL居然不行?

学习学习~