关于STRATIX IV 中的PLL输出多个时钟的问题

我想用STRATIX IV 中的PLL IP核生成多个时钟，却发现时钟的输出有问题，很不稳定。不知道什么原因。我的设计如下：inclk为200M。输出时钟：clk0为20M，clk1为40M，clk2为40M，cl3为50M，clk4为80M，clk5为100M，clk6为25M。请问这样的设计是否有问题，如果有的话，请大家帮忙指出来。谢谢！

Lock住了吗?把带宽改为“低”试试

之前有个大神告诉我说一个片子里最好不要设置过多的时钟，会出现混乱的状况，如果同时想使用多处的不同步指令最好使用的是最高频率进行分频得到使能位来控制其他进程。

问题已经解决了，我用的FPGA中引入了一个时钟，这个时钟影响到了PLL工作，所以以后再管脚引入其他的时钟时，一定要将该时钟做全局时钟处理。