数据速率转换
时间:10-02
整理:3721RD
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请问怎么用verilog实现数据速率的转换啊?
你描述清楚点
不好意思啊,我现在把我想解决的问题给描述一下,就是想将100Mbps的数据速率转换成10Mbps的数据速率,并且数据是连续的,用FPGA去实现,你觉得有什么好的解决方法吗?
下抽10倍不就得了。
DDC
请问可以说的详细一点吗?谢谢
你好,请问可以说的详细一点吗?谢谢
数据信号降采样? 滤波器+抽取
这要看具体需求了:如果是数据采样/抽样,那么就可以用10M的频率直接采样(考虑是否存在亚稳态了)
如果是数据传输,那么就需要使用FIFO或其他双端口存储设备,先存储,在读取传输的方式
先抓取数据存储,再通过时钟读出,注意按要求控制好数据交换及保护。
你使用同一个时钟吗?还是高速率低速率不同时钟?
应该是不同的时钟
不是很清楚你的需求,构建异步FIFO?
低采高。须解决好亚稳态问题。
