微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 求助 总线数据的静态时序约束方式

求助 总线数据的静态时序约束方式

时间:10-02 整理:3721RD 点击:
一般来说 对bus signal,会要求各个位上的信号延时尽可能接近,因而会给出一个各数据位之间的max skew值
请问这个约束应该在PT里面怎么设置 ?

虚拟时钟或set_data_check

    请问怎么用虚拟时钟来定义呢?
   data check总觉得不太方便

哪位大侠做个详细一点的解释,谢谢


   set_data_check  -setup  -t1  -from A  -to B   
   set_data_check  -hold    -t1  -from B  -to A  ;# 限制B最多晚于A  t1
   反过来也是类似的了
   这个的缺点是只能点到点的设置,而且remove的option要跟set时一致,并且,独立于正常的timing check

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top