FPGA内部双口RAM仿真问题
时间：10-02
整理：3721RD
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我用的是xilinx ISE调用modelsim进行仿真，为什么仿真ip核生成的双口RAM时，modelsim启动不起来呢，去掉RAM就能调用，这是什么问题额?
调用RAM库文件了不?
小编可以把提示的错误贴上来看下。有可能原因是你没有编译库文件。
肯定是没把RAM 模块 RTL 没source 进去。 不是的话得看具体报什么eeror
哎。谢谢大家了。自学太难了一个小问题困了好几天，刚刚终于解决了就是楼上说的没把BLKMEMDP_V6_3加进去。谢谢大家
又建了个工程，然后把原工程的代码和测试文件（.v）放在了工程里。没用.xco而是用了生成ip核时的verilog文件，另外该文件里调用了module BLKMEMDP_V6_3();所以又添加了这个文件，然后问题解决了能启动了，虽然不知道这个方法有没有道理但结果毕竟出来了。
很赞！
You need added Xilinx library into your project. It will be OK
楼上指的是把xilinx库编译后添加到modelsim吗，这步我做过了。