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在verilog语法中在测试模块中午always的@()是阻塞的吗?

时间:10-02 整理:3721RD 点击:
比如测试模块是这样的initial
   ...
  ...
@(posdge clk)//这里如果没有时钟来的话,是不是就一直等待?
a<=1;
....
....



   是的

系统时钟都没有, 那咋工作

学习了

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