来看看FPGA时序约束有没有问题！

今天看别人的有个时序约束文件如下：TIMESPEC TS_CLK40M = PERIOD "CLK40M" 20 ns HIGH 50%
看了之后觉得有点问题：时钟是40M，那周期应该是25ns吧，怎么是20ns?这样会不会有问题?
还是我理解不对啊?求大神解释

可能为了留一点时序余量

那我如果改成25ns的话对系统有多大影响呢?

   没有影响的

没见过这样定义的

约束20ns跑40M肯定没问题

谢谢楼上几位。

这时钟频率太低，现在的器件跑这个没问题，应无时序问题。