Xilinx 编译问题，求大神指点，谢谢！

  你指的没有了 是指什么没有了 ?信号吗 ?还是?

就是整个design应该占用很多逻辑的，至少50%，但是map后只有1%,很不正常。我自己没检查出什么问题，看warning很奇怪，也查不出什么问题。

   这一般是你引角或者有的控制信号么有连接导致的，，，
你在synplify下看看有没有被优化掉

简单地说，一个信号有输入PIN，也有输出PIN，你要处理的数据流是否输入、是否输出，相关的时钟模块、复位模块是否正确地生成。