Verilog代码中，在某个时钟的上升沿，交换两个寄存器的值。
时间：10-02
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在某个时钟的上升沿，交换两个寄存器的值，Modelsim仿真过了。但是在综合的时候，或者下载到板子上的时候会不会出现冲突或者错误啊?
always@(posedge clk)
if(state==change)
a<=b;
................
................
always@(posedge clk)
if(state==change)
b<=a;
..................
...................
always@(posedge clk)
if(state==change)
a<=b;
................
................
always@(posedge clk)
if(state==change)
b<=a;
..................
...................
这个问题貌似夏宇闻的书上有讲啊；不会的；
这个应该会吧，always语句是并行执行的，时钟沿来了两个always是同时进行的吧！
不会的，因为你用的是非阻塞赋值
good，有道理！
good，回去看了，通了
建议回去看看夏宇闻的书