如何手动约束生成时钟到global clock？

quartus里面
寄存器生成的时钟，为clk_cnt[0]信号，我已经在sdc里面声明它的为生成时钟"clka"现在看报告，它没有使用全局时钟资源，那么，怎么在assignment edit里面将它设置为global clock?
非常感谢！

global signal     clock

对，我知道大概这么做，我的做法是AE里面，from那一项为空,头那一项指定到我的生成clock的输出，这里是一个计数器，那就是xx|xxx|clk_cnt[0]，我在时钟的约束里面也是这么指定的（指定为CLKA）。后面选上global signal ，在后面是clock但是，这样综合在advisior里面显示，CLKA，后面的global clock还是off

关键是这个信号你后面当做时钟用了吗?而且得是写在了敏感变量列表里面。如果没有当做时钟来用，有可能会被拒绝分配。而且，你再看看你的全局时钟资源有没有被耗尽。在filter---resource section---global & other fast signals里面。

当时钟使用了，这个可以肯定

能看到我想要的那个时钟的node的后面global resource used那一栏是global clock，这样就是这个信号使用了global clock了，是吗?

是的。