Verilog HDL编写

现在正在学习Verilog，编写代码练习的时候刚开始用到的是Quartus 10.1 软件，但是由于是破解版的缘故吧，只能编译查看是否有语法的错误，但是想要综合时不能成功，也不能查看代码对应的实际电路模型、门级网表以及仿真时间什么的，因此想求助一下Verilog编写软件，最好除了能够查看编写的语法错误外能够查看具体电路模型、每一条语句的仿真执行时间等等，希望简单介绍下主流软件是什么啊?谢谢各位大神了！

刚开始写就别用quartus了，找个仿真工具，windows下最好用的是modelsim。除了语法检查还可以看波形。如果要看电路结构，就装个synplify，我出道时就是靠这两个工具上手的。

    Modelsim不是只能查看波形?还能检查语法错误什么的?
  那还得编写testbench吧?

   其实你说的功能Quartus都是可以实现的，编译只是简单的把综合、布局布线、ASM生成、时序分析、SDF生成几个功能组合到一起了，另外装个ModelSim是必须的，话说如果连Quartus的破解都弄不好就别尝试synplify了

   你要想仿真成功，语法必须是正确的，但modelsim不能检查你的语法是不是可综合的

    大神批评的是

   我也是个新手，不过是曾经被synplify的破解弄的蛋疼
   其实下面说的任何一个工具都能满足你的需求，看你的方向是什么：
FPGA：
    Altera：Quartus+（synplify/precision）+ModelSim/QuestaSim
    Xilinx：ISE+（Synplify/Precision)+ModelSim/QuestaSim
ASIC: DC＋PT+VCS/NCSim

   当然工具什么的是次要的

    对啊，做逻辑一定要写testbench的啊。除非你足够牛，保证不错，直接写完上FPGA

编写testbench是必须，功能仿真使用modelsim的波形显示更直观，另外需要对你的设计进行综合和时序仿真！

直接写程序就是了。