为什么xilinx DDR3 MIG有输入时钟和参考时钟，为什么不用系统时钟生成参考时钟呢？

  你也可以自己修改啊

DDR3 的参考时钟是用稳定的200M差分时钟作为DDR系统运行基准, 而通过FPGA系统倍频得到的时钟是不稳定的,或者噪声大,大概就是这个意思

参考时钟是给idelay用的。

如果只用系统时钟，在启动过程中，要等一段时间后系统时钟才会生成，那之前有些模块就无法工作了，假如这些模块对系统时钟产生有用的话，那不就陷入死循环了?